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IDT70V28L
High-Speed 3.3V 64K x 16 Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range
70V28L15
Com'l Only
70V28L20
Com'l
& Ind
Symbol
Parameter
Unit
Min.
Max.
Min.
Max.
BUSY TIMING (M/ S =V IH )
BUSY Disable to Valid Data
Write Hold After BUSY
t BAA
t BDA
t BAC
t BDC
t APS
t BDD
t WH
BUSY Access Time from Address Match
BUSY Disable Time from Address Not Matched
BUSY Access Time from Chip Enable Low
BUSY Access Time from Chip Enable High
Arbitration Priority Set-up Time (2)
(3)
(5)
____
____
____
____
5
____
12
15
15
15
15
____
15
____
____
____
____
____
5
____
15
20
20
20
17
____
17
____
ns
ns
ns
ns
ns
ns
ns
BUSY TIMING (M/ S =V IL )
t WB
t WH
BUSY Input to Write (4)
Write Hold After BUSY (5)
0
12
____
____
0
15
____
____
ns
ns
PORT-TO-PORT DELAY TIMING
t WDD
t DDD
Write Pulse to Data Delay (1)
Write Data Valid to Read Data Delay (1)
____
____
30
25
____
____
45
30
ns
ns
4849 tbl 14
NOTES:
1. Port-to-port delay through RAM cells from writing port to reading port, refer to "Timing Waveform of Write with Port-to-Port Read and BUSY (M/ S = V IH )".
2. To ensure that the earlier of the two ports wins.
3. t BDD is a calculated parameter and is the greater of 0, t WDD – t WP (actual), or t DDD – t DW (actual).
4. To ensure that the write cycle is inhibited on port "B" during contention on port "A".
5. To ensure that a write cycle is completed on port "B" after contention on port "A".
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